Descrizione posizione

Titolo del progetto di ricerca in italiano	DPLL: Progetto di anelli ad aggancio di fase (PLL) con architettura digitally-intensive, in tecnologie CMOS scalate a basso jitter per applicazioni radar e 5G. 2020_RTDA_DEIB_1
Titolo del progetto di ricerca in inglese	DPLL: Design of low-jitter digitally-intensive PLL (DPLL) in scaled CMOS technology for radar and 5G applications. 2020_RTDA_DEIB_1
Descrizione sintetica in italiano	Scopo dell’attività di ricerca è l’implementazione, dal progetto al testing, in tecnologie CMOS scalate (nodo in 28nm o nodi successivi) di anelli ad aggancio di fase (PLL) con architettura “digitally-intensive”, ossia PLL in cui le variabili analogiche di ingresso e uscita sono digitalizzate all’interno del loop, il cui il filtro di anello è digitale. Tali architetture consentono l’implementazione di tecniche di calibrazione digitali ad alta efficienza. Le applicazioni di interesse per la ricerca sono le comunicazioni 5G e quelle per radar “automotive”, che presentano specifiche molto stringenti in termini di rumore, e.g. jitter sotto i 50 fs, e potenza dissipata. Sarà necessario studiare nuove soluzioni, sia analogiche che digitali, che, da un lato ottengano un basso rumore flicker nell’oscillatore, dall’altro l’efficiente riduzione delle spurie e ampliamento della banda, utilizzando calibrazioni digitali.
Descrizione sintetica in inglese	The research topic is the implementation, from the design phase to the testing one, in scaled CMOS technologies (28nm or beyond) of Phase-Locked Loops (PLLs) featuring a digitally-intensive architecture, i.e. PLLS in which both the input and output variables are digitized within the loop, while the loop filter is digital. This approach allows the implementation of high-efficiency digital calibration techniques. The applications of interest for the research are both the 5G communications and the automotive radar, that requires very thigh noise specifications, e.g. jitter below 50fs, at low power. It will be therefore necessary to investigate new solutions, both in the analog and in the digital area, allowing, on one side, the reduction of the oscillator flicker noise and, on the other side, the reduction of the spurs and the increase of the bandwidth, by exploiting digital calibrations.
Descrizione del bando in italiano
Descrizione del bando in inglese
Numero posti	1
Settore Concorsuale	09/E3 - ELETTRONICA
S.S.D	ING-INF/01 - ELETTRONICA
Destinatari del bando (of target group)	Experienced researcher or 4-10 yrs (Post-Doc)
Data del bando	26/02/2020

 

FP7 / PEOPLE / Marie Curie Actions

Research Framework Programme / Marie Curie Actions	No

 

Dettagli dell'impiego

Tipo di contratto	Temporary
Tempo	Full-time
Ore settimanali	00
Organizzazione/Ente	Politecnico di Milano
Paese (dove si svolgerà l'attività)	ITALY
Città	Milano

 

Contatto presso l'Organizzazione/Ente

Organizzazione/Ente	Politecnico di Milano
Tipo	Academic
Paese	ITALY
Città	Milano
Codice postale	20158
E-mail	concorsi@polimi.it
Sito web	https://www.polimi.it/en/faculty-and-staff/calls-and-competitions/calls-and-competitions-for-researchers/competitions-for-temporary-positions/

 

Dettagli per la candidatura

Data di scadenza del bando	16/04/2020
Come candidarsi	Other

 

Titoli di studio richiesti

Laurea	PhD or equivalent
Ambito della laurea	Other

 

Lingue richieste

Lingua	ENGLISH
Livello di conoscenza della lingua	Good